臺(tái)積電正加速推進(jìn)其N2制造工藝的完善，預(yù)計(jì)將在2025年下半年大規(guī)模生產(chǎn)2nm級(jí)半導(dǎo)體。該公司目前正全力優(yōu)化這項(xiàng)技術(shù)，以降低可變性和缺陷密度，進(jìn)而提升良率。
據(jù)內(nèi)部消息透露，臺(tái)積電已成功將測(cè)試芯片的良率提升了6%，這一進(jìn)步有望為客戶節(jié)省數(shù)十億美元的成本。然而，關(guān)于這是SRAM測(cè)試芯片還是邏輯測(cè)試芯片的良率提升，自稱Dr. Kim的臺(tái)積電員工并未具體說明。鑒于臺(tái)積電計(jì)劃于明年1月提供2nm技術(shù)的多項(xiàng)目晶圓服務(wù)，此次良率提升可能并未直接針對(duì)最終將采用2nm制造的實(shí)際芯片原型。
提高SRAM和邏輯測(cè)試芯片的良率對(duì)客戶而言意義重大，因?yàn)檫@將直接影響到他們的成本?？蛻粜枰Ц毒A費(fèi)用，而更高的良率意味著他們可以獲得更多可用的芯片，從而降低成本。
臺(tái)積電的N2制造工藝是該公司首次采用全柵（GAA）納米片晶體管的技術(shù)。這種新工藝有望顯著降低功耗、提升性能，并提高晶體管密度。與3nm FinFET晶體管相比，臺(tái)積電的GAA納米片晶體管不僅尺寸更小，而且通過改進(jìn)的靜電控制和減少泄漏，可以在不影響性能的情況下實(shí)現(xiàn)更小的高密度SRAM位單元。這種設(shè)計(jì)增強(qiáng)了閾值電壓調(diào)節(jié)，確保了操作的可靠性，并允許邏輯晶體管和SRAM單元進(jìn)一步小型化。
據(jù)預(yù)測(cè)，使用N2制造工藝制造的芯片在相同晶體管數(shù)量和頻率下，功耗將比N3E節(jié)點(diǎn)上的芯片降低25%~30%；在相同晶體管數(shù)量和功率下，性能將提升10%~15%；而在保持與N3E節(jié)點(diǎn)上制造的半導(dǎo)體相同速度和功率的情況下，晶體管密度將提高15%。
臺(tái)積電預(yù)計(jì)將在2025年下半年某個(gè)時(shí)間點(diǎn)，很可能是年底，開始在其N2工藝上量產(chǎn)芯片。這將為臺(tái)積電提供充足的時(shí)間來提高產(chǎn)量并進(jìn)一步降低缺陷密度，以確保順利過渡到這一全新的制造工藝。
