博通公司昨日宣布了一項(xiàng)重大技術(shù)創(chuàng)新，推出了業(yè)界首個(gè)3.5D F2F封裝技術(shù)平臺——3.5D XDSiP。該平臺專為滿足大型人工智能（AI）芯片對高性能與低功耗的雙重需求而設(shè)計(jì)，能夠在單一封裝中集成超過6000平方毫米的硅芯片以及多達(dá)12個(gè)HBM內(nèi)存堆棧。
3.5D XDSiP平臺不僅超越了傳統(tǒng)的2.5D封裝技術(shù)，還實(shí)現(xiàn)了上下兩層芯片頂部金屬層的直接連接，即3D混合銅鍵合技術(shù)。這一創(chuàng)新不僅提供了最小的電氣干擾，還確保了卓越的機(jī)械強(qiáng)度，為芯片封裝領(lǐng)域樹立了新的標(biāo)桿。
與傳統(tǒng)的“面對背”式芯片垂直堆疊相比，3.5D XDSiP平臺采用的“面對面”連接方式擁有高達(dá)7倍的信號密度。這一設(shè)計(jì)最大限度地減少了3D芯片堆棧中各組件間的延遲，并將平面芯片間PHY接口的功耗降低了九成。3.5D XDSiP平臺還實(shí)現(xiàn)了更小的中介層和封裝尺寸，從而在降低成本的同時(shí)，有效改善了大面積封裝可能遇到的翹曲問題。
博通公司高級副總裁兼ASIC產(chǎn)品部總經(jīng)理Frank Ostojic表示，隨著摩爾定律的極限逐漸顯現(xiàn)，先進(jìn)的封裝技術(shù)對于下一代XPU集群的發(fā)展至關(guān)重要。通過與客戶的緊密合作，并在臺積電和EDA合作伙伴的技術(shù)與工具支持下，博通成功創(chuàng)建了3.5D XDSiP平臺。該平臺通過垂直堆疊芯片元件，使芯片設(shè)計(jì)人員能夠?yàn)槊總€(gè)元件選擇最合適的制造工藝，同時(shí)縮小中介層和封裝尺寸，從而顯著提升性能、效率和成本效益。
臺積電業(yè)務(wù)開發(fā)、全球業(yè)務(wù)資深副總經(jīng)理兼副共同營運(yùn)長張曉強(qiáng)也對這一合作表示了高度認(rèn)可。他提到，在過去幾年中，臺積電與博通緊密攜手，將臺積電最先進(jìn)的邏輯制程和3D芯片堆疊技術(shù)與博通的設(shè)計(jì)專長相結(jié)合。雙方期待將這一平臺產(chǎn)品化，以推動(dòng)AI領(lǐng)域的創(chuàng)新和未來增長。
據(jù)博通透露，其大多數(shù)“消費(fèi)級AI客戶”已經(jīng)采用了3.5D XDSiP平臺技術(shù)，并且已有6款基于該平臺的3.5D產(chǎn)品正在開發(fā)中，預(yù)計(jì)將于2026年2月開始生產(chǎn)出貨。富士通已經(jīng)明確表示將在其2nm制程Arm服務(wù)器處理器FUJITSU-MONAKA中采用這一平臺。
在博通官網(wǎng)展示的六個(gè)3.5D XDSiP案例中，富士通的FUJITSU-MONAKA很可能對應(yīng)其中之一。這一合作不僅展示了博通在3.5D封裝技術(shù)方面的領(lǐng)先地位，也預(yù)示著未來AI芯片領(lǐng)域?qū)⒏右蕾囅冗M(jìn)的封裝技術(shù)來滿足日益增長的性能需求。
