相較三星5納米（nm）而言，優化的3納米（nm）工藝，性能提高23%，功耗降低45%，芯片面積減少16%
2022年6月30日，作為先進的半導體技術廠商之一的三星電子今日宣布, 基于3納米（nm）全環繞柵極（Gate-All-AroundT,簡稱 GAA）制程工藝節點的芯片已經開始初步生產。
三星電子首次實現GAA"多橋-通道場效應晶體管"（簡稱: MBCFET TM Multi-Bridge-Channel FET）應用打破了FinFET技術的性能限制，通過降低工作電壓水平來提高能耗比，同時還通過增加驅動電流增強芯片性能。三星首先將納米片晶體管應用于高性能、低功耗計算領域的半導體芯片，并計劃將其擴大至移動處理器領域。
三星電子Foundry業務部總經理崔時榮表示："一直以來，三星電子不斷將新一代工藝技術應用于生產制造中。例如：三星的第一個High-K Metal Gate (HKMG) 工藝、FinFET 以及 EUV等。三星希望通過率先采用3nm工藝的"多橋-通道場效應晶體管"（ MBCFETTM），將繼續保持半導體行業前沿地位。同時，三星將繼續在競爭性技術開發方面積極創新，并建立有助于加速實現技術成熟的流程"。
技術設計優化，使PPA[1]收益更大化
3nmGAA 技術采用了更寬通的納米片，與采用窄通道納米線的GAA 技術相比能提供更高的性能和能耗比。3納米GAA 技術上，三星能夠調整納米晶體管的通道寬度，優化功耗和性能，從而能夠滿足客戶的多元需求。此外，GAA 的設計靈活性對設計技術協同優化（DTCO) [2]非常有利，有助于實現更好的PPA 優勢。與三星5nm工藝相比，第一代3nm工藝可以使功耗降低45%，性能提升23%，芯片面積減少16%；而未來第二代3nm工藝則使功耗降低50%，性能提升30%，芯片面積減少 35%。
與SAFETM合作伙伴一起，提供3納米設計基礎設施和服務
隨著工藝節點變得越來越小，而芯片性能需求越來越高，IC設計師們需要面對處理海量數據，以及驗證功能更多、擴展更緊密的復雜產品的挑戰。為了滿足這些需求，三星致力于提供更穩定的設計環境，以幫助減少設計、驗證和批準過程所需的時間，同時也提高了產品的可靠性。
自2021年第三季度以來，三星電子一直通過與包括ANSYS、楷登電子、西門子和新思科技在內的三星先進晶圓代工生態系統SAFE TM（Samsung Advanced Foundry Ecosystem）合作伙伴的緊密協作，提供成熟的設計基礎設施，使其能夠在更短的時間內完善其產品。
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來自SAFETM合作伙伴
ANSYS, [John Lee, Ansys電子、半導體和光學業務部副總裁兼總經理]
"ANSYS和三星攜手合作，使用3nm GAA技術繼續為最先進的設計提供支持技術。目前，Ansys多物理場仿真平臺的簽核精度，保證了我們與行業前沿地位的三星晶圓代工持續合作伙伴關系。Ansys始終致力于為我們共同的重要客戶提供最佳的設計體驗。"
楷登電子, [Tom Beckley，楷登電子定制IC和PCB部門高級副總裁兼總經理]
"楷登電子祝賀三星實現了3nm GAA技術工藝節點的生產這一行業里程碑。我們與三星晶圓代工密切合作，讓客戶能夠通過使用我們的數字解決方案實現3nm GAA技術工藝節點的最佳功率、性能和尺寸。從數據描述到全數字流程實施和簽名，所有這些都基于Cadence Cerebrus AI的技術驅動，以最大限度地提高生產率。通過定制解決方案，我們與三星共同啟用并驗證了完整的AMS流程，通過自動化布局提高了電路設計和模擬的生產效率。我們期待著繼續以這樣的合作，取得更大的成功。"
西門子 EDA, [Joe Sawicki, 西門子EDA IC 部門執行副總裁]
"西門子EDA很高興通過與三星的合作，從最初開發階段確保我們現有的軟件平臺也能夠在三星新的3納米（nm）工藝節點上運行。通過SAFETM計劃，西門子行業領先的3nm EDA工具得已認證，我們與三星的長期合作也為我們的共同客戶創造了巨大的價值。與三星建立了長期的伙伴關系，為我們的共同客戶創造了重大價值。"
新思科技, [ Shankar Krishnamoorthy, 新思科技芯片實現事業部總經理]
"通過我們與三星代工事業部的長期戰略合作，使得我們的解決方案能夠支持三星的先進工藝，幫助我們共同的客戶加快他們的設計周期。現在通過新思科技數字設計、模擬設計和IP產品，繼續擴大對三星采用GAA架構的3nm工藝的支持，使客戶能夠為關鍵的高性能計算應用提供差異化的SoC。
*本文中的產品圖片以及型號、數據、功能、性能、規格參數等僅供參考，三星有可能對上述內容進行改進，具體信息請參照產品實物、產品說明書或三星官網。除非經特殊說明，本網站中所涉及的數據均為三星內部測試結果，涉及的對比均為與三星產品相比較。
